Segnale di clock è alla base della logica temporale, che viene utilizzato per determinare quando un logici aggiornamenti di stato dell'unità. Il segnale di clock è un segnale con una quantità fissa indipendentemente dal periodo di funzionamento e la frequenza di clock (frequenza di clock, CF) è il reciproco del periodo di clock.
Segnale trigger fronte di clock significa che tutti i cambiamenti di stato si sono verificati nel tempo di arrivo fronte di clock.
Nel meccanismo attivato dal fronte, solo il fronte di salita o di discesa è valido segnale alla quantità di cambiamento di stato unità logica di controllo. Come alla fine è salita o di discesa come segnale trigger valido, a seconda delle tecniche di progettazione logica.
Sistema di controllo della sincronizzazione del clock è una delle principali condizioni di vincolo. Sincronizzazione significa che il tempo effettivo del fronte del segnale si verifica, come l'unità di scrittura dei dati è anche efficace. Dati validi è la quantità di dati è relativamente stabile (non cambia), e un cambiamento del valore si verifica solo quando un ingresso cambia. Circuito di ritorno non può essere raggiunto grazie alla combinazione, purché la quantità non cambia l'ingresso, l'uscita sarà alla fine una quantità stabile ed efficace finale.
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