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Tre fili |
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Sensore a tre fili è il terminale positivo e il terminale positivo della potenza del segnale di separazione, ma condividono un client COM. Campi di ingegneria aerospaziale, come il satellite di comunicazioni telemetria remota e la terra è una delle importanti funzioni di computer embedded tubo satelliti a distanza, utilizzando un tre fili sincrono telemetria seriale di accesso remoto per inviare e ricevere comandi e il funzionamento dei dati è una parte importante del collegamento di comunicazione. Molti hanno integrato chip del processore interfaccia seriale sincrona, ma il sistema sincrono interfaccia seriale basato su processore a tre fili non è molto. Utilizzando metodi di progettazione tradizionali per raggiungere l'interfaccia circuito hardware di comunicazione sincrona a tre fili anche se per soddisfare i requisiti generali di progettazione, ma nel promuovere la "low cost, di piccola dimensione, bassa potenza e flessibilità," filosofia progettuale, il design tradizionale è chiaramente più male che bene . Dispositivo logico tecnologia CPLD / FPGA programmabile, tre fili di comunicazione seriale progettazione di circuiti di interfaccia sincrona e realizzazione, possono ridurre notevolmente le dimensioni del sistema, minore consumo energetico, una maggiore flessibilità di progettazione. Nel frattempo, è anche possibile aggiungere altri moduli in cui le funzioni logiche, e possono essere facilmente applicate ai relativi sistemi embedded.Un meccanismo di comunicazione seriale sincrona a tre fili Quando la comunicazione a tre fili seriale sincrona, il mittente e il destinatario devono utilizzare la sorgente di clock comune per mantenere la sincronizzazione precisa tra di loro. Ai fini della sincronizzazione accurata, un modo è quello di utilizzare il principio di codifica e decodifica, cioè, dal codificatore a fine trasmissione dei dati da trasmettere e l'orologio di trasmissione sono combinati e inviati al ricevente attraverso la linea di trasmissione, e poi decodificato all'estremità ricevente separa il clock dal flusso di dati ricevuto. Codec comuni hanno codifica Manchester e decodifica, e il codice NRZ-L. Modello di carta viene utilizzata per inviare e ricevere segnali codice NRZ-L. Comunicazione seriale sincrona a tre fili comprende tre segnali: il segnale di campionamento (chiamato anche un segnale di sincronizzazione frame), il segnale di clock e segnali di dati seriali, la logica di temporizzazione mostrato nella Figura 1. Come si può vedere dalla Figura 1, i dati trasmessi o ricevuti, il primo segnale di sincronizzazione di frame per innescare un momentaneo primo impulso di avvio, rimane troppo bassa, il segnale di clock attiva, seguiti dai dati sul fronte di salita del segnale di clock è stabile, e inizia campionamento e trasmissione, un carattere per ogni ciclo di clock ricetrasmettitore di dati, una trasmissione seriale dei dati e la ricezione dei lotti continuo. 2 a tre fili design di interfaccia di controllo di comunicazione seriale sincrona 2.1 basato sulla progettazione di circuiti hardware di interfaccia tradizionale In tre fili tradizione interfaccia di controllo di comunicazione seriale sincrona progettazione di circuiti hardware, la necessità di utilizzare componenti multi-chip per realizzare le sue funzioni, tra cui: asincroni quattro contatori, registri a scorrimento, otto D flip-flop, e le porte, e non La funzione principale della porta e il dispositivo inverter, l'interfaccia viene implementata in uno schema elettrico in PROTEI 99 SE. Sincrona di controllo di comunicazione seriale a tre fili riceve il circuito hardware interfaccia mostrata in Figura 2. Si può vedere dalla figura 2, dal segnale di reset RST n, diverse combinazioni del segnale di selezione di chip CS, e un segnale di gate RW segnale di strobe di scrittura o simili, funzioni di controllo logica. Contando funzione contatore asincrono SN54HC161 quattro, facendo registrare il passaggio SN54HC164 dati di stringa liscio / e convertire i dati in parallelo a 8 bit ricevuti attraverso il sistema attende otto flip-flop D SN54HC374 blocco esiste sul bus interno. All'uscita, attraverso il duplice D flip-flop SN54HC74 interrompere int segnale, il microprocessore nel sistema di notifica di operazione di ricezione dati. Sincrona di controllo di comunicazione seriale a tre fili invia circuito hardware interfaccia mostrata in Figura 3. Vede dalla figura 3, il sistema genera un clock di trasmissione di clock clk avviamento segnale originale dal modulo circuitale frequenza code-clk, un circuito di controllo di clock per uno stato. Il microprocessore del sistema sarà di otto dati paralleli ad essere trasmessi attraverso otto D flip-flop SN54HC377, presenterà blocco dei dati la porta Q attesa di essere inviato, poi sotto il controllo di un asincrone quattro contatori conteggio funzione SN54HC161, registrare lo spostamento dei dati SN54HC165 La conversione seriale / parallelo. All'uscita, attraverso il duplice D flip-flop SN54HC74 generare un segnale di interruzione, e quindi trasmette il segnale di sincronizzazione di frame di inizio del funzionamento, un segnale di clock e un driver bus dati a titolo SN54HC244. 2.2 Basato sul design dell'interfaccia CPLD / FPGA Per risolvere i componenti tradizionali circuito hardware, grande consumo di energia, dimensione ed altre imperfezioni, l'uso della tecnologia CPLD / FPGA, combinato con hardware VHDL progettazione linguaggio di descrizione dell'interfaccia di controllo di comunicazione seriale sincrona a tre fili è diventata una necessità, combinata con tre fili sincrono meccanismo di comunicazione seriale ideato basato su CPLD seriale sincrona / tre fili interfaccia di controllo di comunicazione di FPGA per la struttura interna, la sua struttura funzionale illustrato nella Figura 4. L'intera struttura interna dell'interfaccia di controllo di comunicazione seriale sincrona a tre fili principalmente dal modulo frequenza di clock, logica di controllo dell'interfaccia quattro sistema modulo, modulo ricevitore dati, modulo di trasmissione dati e simili. Modulo divisore del clock viene utilizzato principalmente per la trasmissione / ricezione modulo genera segnale di clock sincrono. Logica di controllo interfaccia di sistema è utilizzato principalmente per controllare i vari segnali funzioni logiche, e può anche ricevere _ modulo logico interrupt arbitrale genera un segnale di interruzione per controllare il funzionamento della ricezione o l'invio dei dati. I dati del modulo ricevente è un controllore di comunicazione seriale sincrona a tre fili interfaccia la parte principale dei dati ricevuti, la struttura del modulo mostrato in Figura 5. Dati di processo che ricevono: il segnale di impulso di trigger quadro di sincronizzazione, i dati seriale è stabile sul fronte di salita del clock segnale RCLK arrivo, inserisci i dati tramite il modulo ricevitore rdata linea di segnale. Nell'interno del modulo, i dati seriali mediante conversione seriale / parallelo, il ricevitore buffer FIFO come i dati, i dati ricevuti vengono bloccati in VHDL due registri di indirizzi designati dal programma, gli otto bit più significativi dell'indirizzo di una unità di memorizzazione di dati, e l'altra basse otto indirizzi è per la memorizzazione dei dati, quando i dati di queste due località è piena, l'interfaccia al sistema di emettere un "buffer di ricezione pieno" bandiera nella interrupt int ricezione, il microprocessore sistema risponde, tutti i dati è presa dati in parallelo i dati vengono inviati al bus di sistema, la stessa operazione viene ripetuta fino a quando tutti i dati pervengono continuamente finito, i dati di processo di ricezione è finito. Modulo di trasmissione dati è anche un tre fili sincrono interfaccia di comunicazione seriale per inviare dati parte fondamentale della sua struttura modulare, illustrato nella Figura 6. Processo di trasmissione dei dati: il segnale di impulso di trigger SGATE quadro di sincronizzazione, i dati paralleli al sistema di bus dati rimasti stabili durante il fronte di salita del segnale di clock SCLK venire e iniziare a inviare dati attraverso il modulo di trasmissione dati. Dopo il modulo interno, il primo buffer FIFO di trasmissione dati, quando il buffer è pieno unità di dati paralleli, modulo di trasmissione dati al sistema emesso un "buffer di trasmissione è pieno" trasmettere interrupt int bandiera, la risposta del sistema a microprocessore, i dati parallele dal trasmettitore nel FIFO viene letta attraverso il parallelo / seriale convertiti in dati seriali, il MSB primo luogo, il bit meno significativo LSB ultimo, e viene inviato alla linea di segnale di trasmissione dati Sdata, trasmesso ad una interfaccia periferica, la stessa operazione viene ripetuta fino al completamento della trasmissione tutti i dati, il processo di trasmissione dei dati termina. 3 Conclusione Questo articolo introduce la base sincrono meccanismo di comunicazione seriale a tre fili, il primo di una progettazione di circuiti hardware di interfaccia di comunicazione seriale sincrona a tre fili e progettazione di circuiti per le carenze dei metodi tradizionali, abbiamo costruito una seriale sincrona basata su / FPGA a tre fili CPLD struttura di interfaccia di controllo di comunicazione, specificando i vari moduli funzionali e il suo principio di funzionamento, disegno ragionevole e pratico per soddisfare le esigenze applicative. Attualmente, la struttura di questo modulo interfaccia di progettazione FPGA come chiave sottomoduli sono state applicate con successo per un programma spaziale e la sua piattaforma di test hardware di supporto. |
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